Achronix Speedster22i Clock and Reset Networks Uživatelský manuál Strana 27

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 28
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 26
UG027, May 21, 2014
FPGA Core
Reset
source
Reset
source
Reset
source
Reset
source
8 bit
8 bit
8 bit
8 bit
8 bit
8 bit
8 bit
8 bit
P
Logic Block
P P P
P P
P
P P P
P P
P
P
P
P
P
P
P
P
P
P
P
P
Logic Block
Logic Block Logic Block
Logic Block Logic Block
Logic Block Logic Block
P
P
P
P
P
P
P
P
PP
PP
PP
PP
Programmable
Pipeline
Figure 16: IO Ring Reset Network
Zobrazit stránku 26
1 2 ... 22 23 24 25 26 27 28

Komentáře k této Příručce

Žádné komentáře